二維半導(dǎo)體可能具有非常有用的應(yīng)用，特別是作為低功率晶體管的溝道材料。這些材料在極高的厚度下顯示出非常高的遷移率，這使得它們成為電子制造中特別有希望的替代硅的替代材料。

盡管具有優(yōu)勢，但迄今為止，在晶體管中實現(xiàn)這些材料已被證明具有挑戰(zhàn)性。實際上，二維半導(dǎo)體具有無懸掛鍵的性質(zhì)。因此，眾所周知，通過原子層沉積(ALD)在材料上沉積超薄的高k柵極電介質(zhì)(即具有介電特性的物質(zhì)或絕緣體)非常困難，通常會導(dǎo)致薄膜不連續(xù)。

中國南京大學(xué)的研究人員最近提出了一種克服這一局限性的新策略，最終可以在2D半導(dǎo)體上沉積柵極電介質(zhì)。在《自然電子》上發(fā)表的一篇論文中，他們報道了使用分子晶體作為籽晶層的二維半導(dǎo)體上高κ柵極電介質(zhì)的成功ALD。

進行這項研究的研究人員之一王欣然告訴TechXplore：“我們的研究試圖解決二維晶體管的高質(zhì)量柵極電介質(zhì)集成問題。”“在最先進的Si晶體管中，有效氧化物厚度(EOT)已縮小至小于1 nm。目前，二維材料和Si在EOT，密度方面存在很大差距接口狀態(tài)(Dit)和柵極泄漏的問題。如果要認真推動2-D晶體管技術(shù)，必須克服這一差距。”

Wang和他的同事介紹的方法可以在石墨烯，二硫化鉬(MoS2)和二硒化鎢(WSe2)上生產(chǎn)等效氧化物厚度為1 nm的電介質(zhì)。與使用更常規(guī)方法生產(chǎn)的電介質(zhì)相比，由研究人員的方法產(chǎn)生的電介質(zhì)具有降低的粗糙度，界面態(tài)密度和泄漏。有趣的是，它們還提供了改進的擊穿場。

Wang補充說：“除了二維晶體管，我的研究小組探索的另一個方向是有機電子。”“在過去的幾年中，我們已經(jīng)開發(fā)出精確控制二維材料表面上分子組裝的方法。對于包括PTCDA在內(nèi)的許多分子，我們證明了我們可以很好地控制生長，因此只有單層(?0.3 nm) )均勻沉積，界面非常干凈。”

Wang和他的研究團隊在以前的工作中創(chuàng)建的界面層是目前可獲得的最薄的界面層之一。在他們目前的研究中，他們使用這一層來制造工作頻率為60 GHz的石墨烯射頻晶體管，以及MoS2和WSe2互補金屬氧化物半導(dǎo)體晶體管，它們的電源電壓為0.8 V，亞閾值擺幅低。 dec-1時為60 mV。最后，他們還使用自己的技術(shù)來創(chuàng)建溝道長度為20 nm且開/關(guān)比超過107的MoS2晶體管。

Wang說：“我認為我們最有意義的結(jié)果是，我們能夠在2D材料中實現(xiàn)1 nm EOT。”“人們普遍認為，與大尺寸半導(dǎo)體相比，二維通道可以降低晶體管的功耗。但是，要實現(xiàn)這一點，我們必須使用相同的工作電壓，并且可以急劇關(guān)閉晶體管(亞閾值擺幅)。接近60 mV / dec)。這兩個數(shù)量在很大程度上取決于柵極電介質(zhì)的質(zhì)量和厚度。我們的研究真正證明了二維半導(dǎo)體在低功耗電子領(lǐng)域的潛力。”

Wang和他的研究小組是第一個成功開發(fā)出具有1 nm EOT的2-D晶體管的人，并成功在三種不同的材料上沉積了電介質(zhì)。引人注目的是，它們所達到的EOT和柵極泄漏與在最新的硅CMOS中觀察到的相當(dāng)，這是該研究領(lǐng)域向前邁出的重要一步。

王說：“我認為仍有很大的改進空間。”“例如，二維晶體管中的Dit仍比Si CMOS高約2個數(shù)量級。此外，通過使用更高k的氧化物將EOT進一步降低至約0.8nm將是非常重要的。最后，兼容性我們使用現(xiàn)有的CMOS工藝開發(fā)的材料中，仍有待研究。”